Différence entre Verilog et VHDL Différence entre
Verilog et VHDL sont des langages de description matérielle utilisés pour écrire des programmes pour les puces électroniques. Ces langues sont utilisées dans les appareils électroniques qui ne partagent pas l'architecture de base d'un ordinateur. VHDL est le plus ancien des deux, et est basé sur Ada et Pascal, héritant ainsi des caractéristiques des deux langues. Verilog est relativement récent et suit les méthodes de codage du langage de programmation C.
VHDL est un langage fortement typé, et les scripts qui ne sont pas fortement typés, sont incapables de compiler. Un langage fortement typé comme VHDL ne permet pas le mélange, ou l'opération de variables, avec des classes différentes. Verilog utilise un typage faible, ce qui est l'opposé d'un langage fortement typé. Une autre différence est la sensibilité à la casse. Verilog est sensible à la casse et ne reconnaîtra pas une variable si le cas utilisé n'est pas cohérent avec ce qu'il était auparavant. D'autre part, VHDL n'est pas sensible à la casse, et les utilisateurs peuvent changer librement le cas, tant que les caractères dans le nom, et l'ordre, restent les mêmes.
En général, Verilog est plus facile à apprendre que VHDL. Cela est dû en partie à la popularité du langage de programmation C, ce qui rend la plupart des programmeurs familiers avec les conventions utilisées dans Verilog. VHDL est un peu plus difficile à apprendre et à programmer.
Le VHDL a l'avantage d'avoir beaucoup plus de constructions qui aident à la modélisation de haut niveau, et il reflète le fonctionnement réel de l'appareil en cours de programmation. Les types de données complexes et les paquets sont très souhaitables lors de la programmation de systèmes complexes et volumineux, qui peuvent avoir beaucoup de parties fonctionnelles. Verilog n'a pas de concept de package, et toute la programmation doit être faite avec les types de données simples fournis par le programmeur.
Enfin, Verilog ne dispose pas de la gestion de bibliothèque de langages de programmation logicielle. Cela signifie que Verilog ne permettra pas aux programmeurs de mettre les modules nécessaires dans des fichiers séparés qui sont appelés pendant la compilation. Les grands projets sur Verilog pourraient se retrouver dans un fichier volumineux et difficile à retracer.
Résumé:
1. Verilog est basé sur C, tandis que VHDL est basé sur Pascal et Ada.
2. Contrairement à Verilog, VHDL est fortement typé.
3. Ulike VHDL, Verilog est sensible à la casse.
4. Verilog est plus facile à apprendre que VHDL.
5. Verilog a des types de données très simples, tandis que VHDL permet aux utilisateurs de créer des types de données plus complexes.
6. Verilog n'a pas la gestion de la bibliothèque, comme celle de VHDL.
